FPGA基础 -- Verilog 结构建模之模块参数值

Verilog 中模块参数值（parameter）的使用，这是结构建模和模块可配置设计的核心机制，广泛应用于 总线宽度配置、流水线级数、功能开关、模块复用 等场景。

一、什么是模块参数值（parameter）

parameter 是 Verilog 提供的一种 常量配置机制，用于模块内部逻辑和端口定义中，支持在模块 例化时被覆盖，实现可配置模块设计。

它使模块更灵活、更易复用，是构建可拓展 FPGA 系统的关键。

二、parameter 的定义与使用

1. 在模块中定义参数

module my_module #(
    parameter WIDTH = 8,
    parameter DEPTH = 16
)(
    input  wire [WIDTH-1:0] data_in,
    output wire [WIDTH-1:0] data_out
);

• #(...) 是 参数声明块
• 在模块体中，WIDTH 和 DEPTH 就可以像常量一样使用

2. 在模块内部使用参数

reg [WIDTH-1:0] buffer [0:DEPTH-1];  // 定义宽度为 WIDTH、深度为 DEPTH 的 FIFO

可用于：

• 定义端口位宽
• 控制内部寄存器数量、计数器终值
• 实现功能切换（例如 parameter MODE = "FIFO"）

三、在模块实例中赋予新参数值

✅ 命名参数覆盖（推荐）：

my_module #(
    .WIDTH(16),
    .DEPTH(32)
) u_my_module (
    .data_in(data),
    .data_out(result)
);

⚠️ 位置参数覆盖（不推荐）：

my_module #(16, 32) u_my_module (...);

• 顺序必须完全一致，否则容易出错；
• 无法明确表达含义。

四、parameter 和 localparam 的区别

例子：

module alu #(
    parameter WIDTH = 8,
    localparam MSB = WIDTH - 1
)( ... );

五、复杂参数用法：条件控制、函数计算等

✅ 1. 条件控制功能

parameter USE_PIPELINE = 1;

generate
    if (USE_PIPELINE) begin
        // 实现流水线逻辑
    end else begin
        // 非流水线版本
    end
endgenerate

✅ 2. 参数依赖计算（合法范围）

parameter DATA_WIDTH = 16;
localparam ADDR_WIDTH = $clog2(DATA_WIDTH); // Vivado/Quartus支持

六、常见应用场景举例

七、设计规范与工程建议

八、进阶设计：可复用的参数化模块封装模板

module generic_fifo #(
    parameter DATA_WIDTH = 8,
    parameter DEPTH = 16,
    localparam ADDR_WIDTH = $clog2(DEPTH)
)(
    input  wire clk,
    input  wire rst_n,
    input  wire wr_en,
    input  wire rd_en,
    input  wire [DATA_WIDTH-1:0] data_in,
    output wire [DATA_WIDTH-1:0] data_out,
    output wire full,
    output wire empty
);
    // FIFO 实现逻辑
endmodule

✅ 在顶层例化时只需改 .DATA_WIDTH 和 .DEPTH，FIFO模块就自动适配。

总结