FPGA基础 -- Verilog 结构建模之端口的不同位宽处理机制

Verilog 结构建模中端口的“不同位宽”处理机制，这是设计 可扩展、可复用模块 的关键知识点，尤其在图像宽度、数据总线宽度、AXI 接口等场景中尤为重要。

一、Verilog端口位宽的基本形式

✅ 位宽基本语法：

input  [7:0]  data_in;   // 8位宽，bit7是高位
output [3:0]  ctrl_out;  // 4位宽，bit3是高位

• [M:N] 表示总线位宽，M 是高位，N 是低位，必须满足 M >= N
• 单比特可以写为 input a; 或 input wire a;，但推荐明确写 input wire

🧩 二、端口位宽的多种情形详解

✅ 1. 单比特端口

input  clk;
input  rst_n;
output done;

适用于时钟、复位、握手、标志等控制信号。

✅ 2. 多比特向量端口（总线）

input  [15:0] data_in;
output [15:0] data_out;

常用于数据总线、地址线、图像像素等。

✅ 3. 参数化位宽端口（推荐）

使用 parameter 定义端口宽度，提高可重用性。

module adder #(parameter WIDTH = 8)(
    input  [WIDTH-1:0] a,
    input  [WIDTH-1:0] b,
    output [WIDTH:0]   sum
);
assign sum = a + b;
endmodule

✅ 实例时可设定 #(.WIDTH(16)) 来调整端口位宽，灵活适配不同数据宽度。

✅ 4. 混合位宽输入输出

module mixed_io (
    input  wire        clk,
    input  wire [7:0]  in_data,
    output wire        valid,
    output wire [15:0] result
);

可以灵活混合使用单比特和多比特信号，但 不同位宽不能直接赋值给对方，需通过位扩展、截断等操作。

三、位宽转换与处理技巧

✅ 1. 位扩展（Zero / Sign Extend）

wire [3:0] small = 4'b1101;
wire [7:0] zero_ext = {4'b0000, small};   // 零扩展
wire signed [3:0] signed_in = -4'sd3;
wire signed [7:0] sign_ext = { {4{signed_in[3]}}, signed_in }; // 符号扩展

✅ 2. 截断（高位舍弃）

wire [15:0] full_data;
wire [7:0]  byte0 = full_data[7:0];       // 截断低8位

四、顶层模块例化时的位宽匹配

✅ 情况1：完全匹配，没问题

sub_module u1 (
    .a(data[7:0]),     // port a 是 [7:0]，data 也是
    .b(data[15:8])
);

⚠️ 情况2：位宽不一致，需处理

1. 上位宽 → 下位宽：截断（小心溢出）

.a(data[7:0])     // 如果 data 是 16位，则只截取低8位

2. 下位宽 → 上位宽：扩展（建议用零或符号扩展）

.a({8'b0, short_data})  // short_data 是 8 位，扩展为 16 位

五、位宽不匹配可能带来的问题

六、工程实践建议

七、总结回顾