FPGA基础 -- Verilog行为级建模之alawys语句

Verilog 中的 always 语句块，这是行为级建模的核心结构之一，在 RTL 级设计中广泛用于时序逻辑和组合逻辑的建模。

一、什么是 always 语句？

✅ 定义：

always 语句用于描述可综合的硬件行为逻辑，表示一个**“事件驱动”的过程块**，当敏感列表中某个信号发生变化时，always 块会立即触发执行。

二、基本语法格式

always @(sensitivity_list)
    begin
        // 过程性代码
    end

sensitivity_list 是触发该块执行的信号列表。

三、分类：三种常见 always 使用方式

四、时序逻辑建模（推荐使用方式）

4.1 同步复位寄存器建模：

always @(posedge clk) begin
    if (!rst_n)
        q <= 0;
    else
        q <= d;
end

✅ 非阻塞赋值 <=，确保“并行硬件”的表达。

4.2 异步复位建模：

always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        q <= 0;
    else
        q <= d;
end

✅ posedge clk or negedge rst_n：表示 rst_n 变化时立即响应。

五、组合逻辑建模

推荐使用 always @(*)

always @(*) begin
    case (sel)
        2'b00: y = a;
        2'b01: y = b;
        default: y = 0;
    endcase
end

✅ 使用 = 阻塞赋值。
✅ 确保对每个输出都完全赋值，否则综合工具会推断出 latch（锁存器）！

六、敏感列表详解

✅ 常见写法对比：

七、阻塞/非阻塞赋值回顾（重点）

⚠️ 错误示例：混用赋值类型

always @(posedge clk) begin
    a = b;   // ❌ 错误：阻塞赋值在时序逻辑中易引发竞态
    c <= a;  // 实际 c 得到的是旧值，不是当前周期的 b
end

八、综合注意事项（总结）

九、典型设计范式：分离时序与组合逻辑

// 状态寄存器
always @(posedge clk or negedge rst_n)
    if (!rst_n) state <= IDLE;
    else        state <= next_state;

// 下一状态逻辑
always @(*) begin
    case (state)
        IDLE:      if (start) next_state = RUN;
        RUN:       if (done)  next_state = IDLE;
        default:             next_state = IDLE;
    endcase
end

✅ 这是 FSM 设计的推荐结构：组合逻辑决定 next_state，时序逻辑更新 state。

十、仿真辅助结构（testbench 中的 always）

always #5 clk = ~clk;  // 每 5ns 翻转一次

• 通常用于生成仿真用时钟；
• 非综合代码，仅用于 initial 或 testbench。

十一、拓展：SystemVerilog 中的 always_ff / always_comb

✅ 更强语义检查，更安全可维护，但需要 SystemVerilog 工具支持。

十二、实战示例总结：组合 + 寄存器 + 状态机

// 组合逻辑：计数器是否达到最大值
always @(*) begin
    done = (cnt == 15);
end

// 时序逻辑：计数器累加
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        cnt <= 0;
    else if (en)
        cnt <= cnt + 1;
end

小结