【zynq】7020-EW帮帮网

USB 5V 电源供电,或者扩展口 5V 供电，最大电流不超过 500mA;

Xilinx ARM+FPGA 芯片 Zynq-7000 XC7Z010-1CLG400C （ AC7020 为XC7Z020-2CLG400I）;

两片大容量的 2Gbit（共 4Gbit）高速 DDR3 SDRAM,可作为 ZYNQ 芯片数据的缓存，也可以作为操作系统运行的内存;

一片 256Mbit 的 QSPI FLASH, 可用作 ZYNQ 芯片的系统文件和用户数据的存储;

一路10/100M/1000M以太网RJ-45接口, 可用于和电脑或其它网络设备进行以太网

数据交换;

一路高速 USB2.0 HOST 接口, 可用于核心板连接鼠标、键盘和 U 盘等 USB 外设;

一路高速 USB2.0 OTG 接口(背面）, 用于和 PC 或 USB 设备的 OTG 通信;

一路 USB Uart 接口, 用于和 PC 或外部设备的串口通信;

2 个用户发光二极管 LED, 1 个 PS 控制，1 个 PL 控制;

1 个复位按键，用于 CPU 复位；

板载一个 33.333Mhz 的有源晶振，给 PS 系统提供稳定的时钟源，一个 50Mhz 的晶振为 PL 逻辑提供额外的时钟信号；

3 路 40 针的扩展口（2.54mm 间距），用于扩展 ZYNQ 的 PL 部分和 PS 部分的 IO。可以接 7 寸 TFT 模块、摄像头模块和 AD/DA 模块等扩展模块；

一个 14 针的 JTAG 口（2.0mm 间距），用于对 ZYNQ 系统进行调试和下载。；

1 路 Micro SD 卡座(核心板背面），用于存储操作系统镜像和文件系统。

电源输入：核心板供电电压为 DC5V，核心板单独工作时，请通过 USB 线连接到电脑的

USB 口来给核心板供电。配合底板时，也可以通过扩展口对核心板进行供电，如果通过底板

对 AC7010/AC7020 核心板进行供电时，请把板上的 0 Ω 电阻（R161）去掉。请不要用其他

规格的电源，以免损坏核心板。核心板上的电源设计示意图如下:

其中 PS 系统部分的主要参数如下：

- 基于 ARM 双核 CortexA9 的应用处理器

- 每个 CPU 32KB 1 级指令和数据缓存，512KB 2 级缓存 2 个 CPU 共享

- 片上 boot ROM 和 256KB 片内 RAM

- 外部存储接口，支持 16/32 bit DDR2、DDR3 接口

- 两个千兆网卡支持：发散-聚集 DMA ，GMII，RGMII，SGMII 接口

- 两个 USB2.0 OTG 接口，每个最多支持 12 节点

- 两个 CAN2.0B 总线接口

- 两个 SD 卡、SDIO、MMC 兼容控制器

- 2 个 SPI，2 个 UARTs，2 个 I2C 接口

- 4 组 32bit GPIO，54（32+22）作为 PS 系统 IO，64 连接到 PL

- PS 内和 PS 到 PL 的高带宽连接

其中 PL 逻辑部分的主要参数如下：

- 逻辑单元 Logic Cells：28K；

- 查找表 LUTs:17600

- 触发器(flip-flops):35200

- 乘法器 18x25MACCs：80;

- Block RAM：240KB；

- 两个 AD 转换器,可以测量片上电压、温度感应和高达 17 外部差分输入通道，1MBPS

XC7Z010-1CLG400C（或 XC7Z020-2CLG400I）芯片为 BGA 封装，400 个引脚，引脚

间距为 0.8mm。再次说明一下 BGA 管脚，当我们使用 BGA 封装的芯片以后，引脚名称变为

由 字母+数字 的形式，比如 E3，G3 等等，因此我们在看原理图的时候，看到的 字母+数字 这

种形式的，就是代表了 BGA 的引脚。图 4-2 为核心板所用的 XC7Z010 芯片实物图。

JTAG接口

首先我们来说 AC7010/AC7020 核心板的 JTAG 调试接口（J14），用户可以通过连接黑金的 Xilinx USB Cable 下载器 来调试和 下载 ZYNQ 的程序 。图 4-3 就是 JTAG 口的原理图部分，其中涉及到 TCK, TMS, TDO,TDI 这四个信号，这四个信号分别连接到 Zynq7010

(Zynq7020)芯片的 BANK0 的 JTAG 管脚上（TCK_0,TMS_0,TDO_0 和 TDI_0）

ZYNQ 启动配置

AC7010/AC7020 开发平台支持三种启动模式。这三种启动模式分别是 JTAG 调试模式 , QSPI FLASH 和 SD 卡启动模式 。ZYNQ7000 芯片上电后会检测响应 MIO 口的电平来决定那种启动模式。用户可以通过核心板上的 J13 的跳线来选择不同的启动模式。J13 启动模式配置如下表 4-1 所示。

时钟配置

AC7010/AC7020 核心板上为 PS 系统提供了有源时钟，PL 逻辑部分的时钟可以通过 PS

部分的 PLL 来产生，或者也可以由 50Mhz 的晶振来提供时钟源，从而实现 PS 系统和 PL 逻

辑的单独工作

PS系统时钟源

ZYNQ 芯片通过核心板上的 X1 晶振为 PS 部分提供 33.333MHz 的时钟输入。时钟的输

入连接到 ZYNQ 芯片的 BANK500 的 PS_CLK_500 的管脚上。其原理图如图 5-1 所示：

PL系统时钟源

AC7010/AC7020 核心板上 PL 系统时钟是由 50MHz 有源晶振来提供时钟源的。这个50Mhz 的时钟可以用来驱动 FPGA 内的用户逻辑电路。该时钟源的原理示意图如图 5-3 所示

PS 端的外设

因为 ZYNQ 是由 ARM 系统 PS 部分和 FPGA 逻辑 PL 部分组成，核心板上有些外设是连接到 PS 的 IO 上，有些外设是连接到核心板的 PL 的 IO 上。首先我们先对 PS 部分连接的外设做介绍

QSPI Flash

核心板配有一片 256MB 大小的 Quad-SPI FLASH 芯片，型号为 W25Q256，它使用 3.3V

CMOS 电压标准。由于 QSPI FLASH 的非易失特性，在使用中，它可以作为系统的启动设备

来存储系统的启动镜像。这些镜像主要包括 FPGA 的 bit 文件、ARM 的应用程序代码以及其

它的用户数据文件。QSPI FLASH 的具体型号和相关参数见表 6-1

QSPI FLASH 连接到 ZYNQ 芯片的 PS 部分 BANK500 的 GPIO 口上，在系统设计中需要配置这些 PS 端的 GPIO 口功能为 QSPI FLASH 接口。为图 6-1 为 QSPI Flash 在硬件连接示意图

DDR3 DRAM

AC7010核心板上配有两个SKhynix(海力士）的2Gbit（256MB）的DDR3芯片(共计4Gbit), 型号为H5TQ2G63FFR-RDC（兼容美光的MT41J128M16HA-125）。AC7020核心板配备的两个SKhynix 4Gbit工业级的DDR3芯片（共计8Gbit）, 型号为H5TQ4G63AFR-PBI（兼容美光的MT41J256M16RE-125）

DDR的总线宽度共为32bit, DDR3 SDRAM的最高运行速度可达533MHz(数据速率1066Mbps)。该DDR3存储系统直接连接到了ZYNQ处理系统（PS）的BANK 502的存储器接口上。DDR3 SDRAM的具体配置如下表6-1所示

DDR3 的硬件设计需要严格考虑信号完整性，我们在电路设计和 PCB 设计的时候已经充

分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，保证 DDR3 的高速稳定的工作。

DDR3 DRAM 的硬件连接示意图如图 6-2 所示

千兆以太网接口

AC7010/AC7020 核心板上通过 Micrel 公司的 KSZ9031RNX 以太网 PHY 芯片为用户提供网络通信服务。以太网 PHY 芯片是连接到 ZYNQ 的 PS 端 BANK501 的 GPIO 接口上。KSZ9031RNX 芯片支持 10/100/1000 Mbps 网络传输速率，通过 RGMII 接口跟 Zynq7000 PS 系统的 MAC 层进行数据通信。KSZ9031RNX 支持ＭDI/MDX 自适应，各种速度自适应，Master/Slave 自适应，支持 MDIO 总线进行 PHY 的寄存器管理。

KSZ9031RNX 上电会检测一些特定的 IO 的电平状态，从而确定自己的工作模式。表 6-2描述了 GPHY 芯片上电之后的默认设定信息

当网络连接到千兆以太网时，FPGA 和 PHY 芯片 KSZ9031RNX 的数据传输时通过 RGMII 总线通信，传输时钟为 125Mhz，数据在时钟的上升沿和下降样采样

当网络连接到百兆以太网时，FPGA 和 PHY 芯片 KSZ9031RNX 的数据传输时通过 RMII 总线通信，传输时钟为 25Mhz。数据在时钟的上升沿和下降样采样。

图 6-4 为 ZYNQ 与以太网 PHY 芯片连接示意图:

USB2.0

AC7010/AC7020使用的USB2.0收发器是一个1.8V的，高速的支持ULPI标准接口的USB3320C-EZK。ZYNQ的USB总线接口和USB3320C-EZK收发器相连接，实现高速的USB2.0 Host模式和Slave模式的数据通信。USB3320C的USB的数据和控制信号连接到ZYNQ芯片PS端的BANK501的IO口上，一个24MHz的晶振为USB3320C提供系统时钟。

核心板上为用户提供了两个 USB 接口,一个是 Host USB 口，一个是 OTG USB 口。分别为扁型 USB 接口(USB Type A) 和微型 USB 接口(Micro USB), 方便用户连接不同的 USB 外设。用户可以通过核心板上的 J5，J6 的跳线实现 Host 和 OTG 的切换。表 6-3 为模式切换说

明：

图 6-7 为 USB2.0 部分的实物图，U11 为 USB3320C，J3 为 Host USB 接口, J4 为 OTG

USB 接口。跳线帽 J5 和 J6 用于 Host 和 OTG 模式的选择

USB转串口

AC7010/AC7020核心板采用Silicon Labs CP2102GM的USB转UART芯片, USB接口采用Micro USB接口，用户可以用一根Micro USB线连接到PC上进行串口通信

UART的TX/RX信号与ZYNQ EPP 的PS BANK501的信号相连，因为该BANK的VCCMIO 设置为1.8V，但CP2102GM的数据电平为3.3V, 我们这里通过TXS0102DCUR电平转换芯片来连接。CP2102GM和ZYNQ连接的示意图如图6-8所示：

Silicon Labs 为主机 PC 提供了虚拟 COM 端口（VCP）驱动程序。这些驱动程序允许CP2102GM USB-UART 桥接设备在通信应用软件（例如，TeraTerm 或超级终端）显示为一个 COM 端口。VCP 设备驱动程序必须在 PC 主机与 AC7010/AC7020 核心板建立通信前进行安装

SD卡槽

AC7010/AC7020核心板包含了一个Micro型的SD卡接口，以提供用户访问SD卡存储器，用于存储ZYNQ芯片的BOOT程序，Linux操作系统内核, 文件系统以及其它的用户数据文件。

SDIO信号与ZYNQ的PS BANK501的IO信号相连，因为该BANK的VCCMIO设置为1.8V，但SD卡的数据电平为3.3V, 我们这里通过TXS02612电平转换器来连接。Zynq7000 PS和SD卡连接器的原理图如图6-10所示

用户LED

AC7010/AC7020 核心板上，PS 部分的 BANK500 IO 上连接了 1 个 LED 发光二极管，用户可以使用这个 LED 灯来调试程序。当 BANK500 IO 电压为高时，LED 灯熄灭，当 BANK500 IO 电压为低时，LED 会被点亮。ZYNQ BANK500 IO 和 LED 灯连接的示意图如图 6-14 所示：

复位按键

AC7010/AC7020 核心板上，通过一个复位按键(RESET)对整个 ZYNQ 系统进行复位，复位信号连接到 PS 端的复位管脚 PS_POR_B_500 上。用户可以使用这个用户按键来手动复位，设计中当复位按键按下，复位信号为低，ZYNQ 芯片复位，当按键松开，ZYNQ 芯片开始正常工作。复位按键连接的示意图如图 6-16 所示：

PL端的外设

用户LED

AC7010/AC7020 核心板的 PL 部分也连接了 1 个 LED 发光二极管。PL 端 LED 部分的原理图如图 7-1，LED 灯的信号连接到 PL 部分 BANK34 的 IO 上。当 PL 部分 BANK34 的 IO 引脚输出为逻辑 0 时，LED 会被点亮，出为逻辑 1 时，LED 会被熄灭。

扩展口J10

扩展口 J10 为 40 管脚的 2.54mm 的双排连接器接口，为用户扩展更多的外设和接口，默认为不焊的，用户可以根据需要自己焊接双排排针或者排母。J10 接口上包含 5V 电源 1 路，3.3V 电源 2 路，地 3 路，IO 口 34 路。在 34 个 IO 口信号中，其中有 26 个 IO 是连接到 ZYNQ PL 的 BANK34 的 IO 上，在 PCB 设计上以差分对方式引出，默认电平为 3.3V，用户可以通过更换核心板上的电源芯片(U20)改变 BANK34 的 IO 的电平标准；另外有 8 个 IO 口是连接到 PS 端的 MIO 上，电平标准为 3.3V

扩展口的 IO 切勿直接跟 5V 设备直接连接，以免烧坏 FPGA。如果要接 5V 设备，需要

接电平转换芯片

扩展口J11

扩展口 J11 也为 40 管脚的 2.54mm 的双排连接器接口，为用户扩展更多的外设和接口，默认为不焊的，用户可以根据需要自己焊接双排排针或者排母。J11 接口可以直接连接黑金提供的模块，比如 ADDA 模块，液晶屏模块，千兆以太网模块，音频输入输出模块，矩阵键盘 模块，500W 双目视觉摄像头模块 。J11 接口包含 5V 电源 1 路，3.3V 电源 2 路，地 3 路，IO 口 34 路。34 个 IO 口的信号连接到 ZYNQ PL 的 BANK34 和 BANK35 上，在 PCB 设计上以差分对方式引出，电平默认为 3.3V。扩展口 J11 的 IO 可以通过更换核心板上的 VCCIO34 和 VCCIO35 的电源芯片(SPX3819M5-3-3)来改变 IO 的电平。

扩展口的 IO 切勿直接跟 5V 设备直接连接，以免烧坏 FPGA。如果要接 5V 设备，需要

接电平转换芯片。

扩展口J12

扩展口 J12 也为 40 管脚的 2.54mm 的双排连接器接口，为用户扩展更多的外设和接口，默认为不焊的，用户可以根据需要自己焊接双排排针或者排母。J12 接口可以直接连接黑金提供的模块，比如 ADDA 模块，液晶屏模块，千兆以太网模块，音频输入输出模块，矩阵键盘 模块，500W 双目视觉摄像头模块 。J12 接口包含 5V 电源 1 路，3.3V 电源 2 路，地 3 路， IO 口 34 路。34 个 IO 口的信号连接到 ZYNQ PL 的 BANK35 上，在 PCB 设计上以差分对方式引出，电平默认为 3.3V。扩展口 J12 的 IO 可以通过更换核心板上的 VCCIO35 的电源芯片 (SPX3819M5-3-3)来改变 IO 的电平

切勿直接跟 5V 设备直接连接，以免烧坏 FPGA。如果要接 5V 设备，需要接电平转换芯 片