联芸科技2026届数字IC后端面经
首先是自我介绍。这个每家公司必备环节。这部分内容需要自己提前准备，避免太过紧张影响发挥。
1）拿到netlist和sdc后你会如何开始做后端？
2）Floorplan阶段memory摆放的原则或依据都有哪些？
3）项目Powerplan结构是怎么样的？PSO间距，pg width和pitch是如何确定的？
4）项目中的power switch cell的链是如何连接的？单链还是双链？这条链上有max transition要怎么修？
5）IR Drop有问题，你都会如何来修复？
6）做时钟树综合，都需要设置哪些东西？做完要看哪些结果？如何判断结果的好坏？
7）简历中写到分段长clock tree的方法，能不能讲讲你这个项目具体是怎么做的？
8）有使用过useful skew和early clock flow吗？使用useful skew对timing有何影响？使用early clock flow的意义是什么？主要目的是解决什么方面的问题？
9）时钟树综合阶段是否有做clock net routing和信号线的走线？
10）子系统模块partition和pin assignment是怎么做的？依据是什么？
11）Upf文件是干什么用的？这个文件是自己写的还是前端写的？它的基本组成部分都有哪些？
12）简历中写到编写每个阶段的checklist检查，请问都有哪些检查？
13）Hierarchical Flow顶层和子模块接口的时序是如何优化的（setup和hold）？
14）Clock Tree是使用哪种VT和哪种channel length来做的？为什么这么做？
15）Isolation cell的作用是什么？一般是摆放在哪里？Level shifter cell的作用是什么？高到低和低到高的LS要如何选择？LS摆放位置？
2026届华为海思秋暑期IC实习秋招笔试真题（2025.04.23更新）
16）Setup和hold冲突的情况有没有遇到过？
17）PT Timing Signoff阶段修复时序的顺序是怎么样的？有没有遇到dmsa修不掉的情况？遇到这种情况应该如何解决？
18）Calibre DRC都有遇到哪些类型的violation？如何修复的？
19）有没有遇到过LVS的问题？如何debug和解决的？
20）12nm A55项目中tap cell的secondary pg pin是如何连线的？它是连接到local vdd还是global vdd? 为什么？
技术问题问完，有个反向提问环节。切记不要问公司是干啥的，这个建议提前问下chatGPT或AI即可知道一个大概情况。