一、SoC 设计验证阶段的 SI 测试
在 前硅阶段（pre-silicon），设计团队需要确保 SoC 与外设接口的高速信号能够稳定工作。此时 SI 验证以 仿真+建模 为主。
主要工作
IO Buffer/PHY 模型准备
使用 IBIS/IBIS-AMI、HSPICE 等模型描述接口的驱动和接收特性。
针对 DDR、PCIe、USB、SerDes 等高速接口建立行为模型。
通道仿真（Channel Simulation）
结合 SoC 封装（Package）、PCB 走线、连接器、外设器件模型。
关注信号在通道传输后的眼图（Eye Diagram）、抖动（Jitter）、反射（Reflection）、串扰（Crosstalk）。
时序裕量分析
DDR：Setup/Hold Margin、Read/Write Leveling 验证。
PCIe/SerDes：通道损耗、等化效果（DFE、CTLE、FIR Tap）验证。
举例
DDR4 Controller SI 验证：在 pre-silicon 阶段，使用 IBIS 模型对数据线（DQ）、差分时钟（CK）、命令/地址线（CA）进行仿真，确保信号上升/下降沿在眼图上满足 JEDEC 要求的电压和时间窗口。
PCIe Gen4 验证：仿真 SoC PCIe PHY 输出到主板插槽的通道，确认在 16 GT/s 下眼图开口度 > PCI-SIG 规范要求。
二、芯片 Bringup 阶段的 SI 测试
在 后硅阶段（post-silicon bringup），实际硬件样片出来后，需要进行 实测验证，确认仿真结果与真实硬件一致。
主要工作
高速接口波形采集
使用高速示波器（>20 GHz）观察 DDR、PCIe、SerDes、USB 等高速接口的信号波形。
测量眼图开口度、信号幅度、抖动。
环回测试（Loopback Test）
PCIe/SerDes：PHY 层自环回或远端环回，验证误码率（BER < 10^-12 或更低）。
DDR：跑内存压力测试，检查读写错误率。
系统级 SI 验证
验证带真实外设（DIMM 模块、PCIe 卡、USB 设备）时，接口在各种工作模式下是否稳定。
在极限条件（低温/高温/电压变化）下测试 SI 稳定性。
举例
DDR4 Bringup 测试：通过示波器探针在 SoC 与 DIMM 插槽间测量 DQ 信号眼图，验证数据传输窗口是否满足 JEDEC 要求，同时跑内存压力工具（如 memtester）检测是否有 bit error。
PCIe Bringup 测试：插入 Gen4 显卡或网卡，使用协议分析仪查看链路训练情况，确认链路能稳定训练到 x16@16GT/s，并检查误码率。
三、SI-PI 联合仿真
单独做 SI（信号完整性）仿真时，电源通常假设为理想稳压。但在高速接口中，电源完整性（PI, Power Integrity）对信号质量影响巨大（如供电噪声、地弹 Ground Bounce 会导致抖动/眼图闭合）。
因此需要做 SI-PI 联合仿真。
主要内容
电源网络建模
建立芯片封装、PCB 电源/地平面、去耦电容模型。
分析 PDN（Power Distribution Network）的阻抗曲线，确保在目标频段 < 目标阻抗。
SSN/SSO（同时开关噪声）分析
多个 IO 同时翻转时，供电/地弹影响波形完整性。
在 DDR 中尤为关键，大量数据线同时翻转会导致信号过冲/下冲。
联合仿真方法
将电源网络模型和 IO Buffer 模型耦合，进行 SI+PI 联合仿真。
验证在实际电源噪声环境下，信号眼图是否依旧满足要求。
举例
DDR4 SI-PI 联合仿真：
单独做 SI 仿真时眼图合格，但考虑电源噪声后，DQ 信号的眼图开口缩小，可能导致 setup/hold violation。
因此在 PCB 设计中增加去耦电容，并优化电源/地平面，以降低 PDN 噪声。
PCIe Gen5 SI-PI 联合仿真：
高速 SerDes 对电源敏感，若 PLL 供电噪声大，会导致抖动增大。
在联合仿真中，若 PDN 在 10 MHz–100 MHz 范围存在高阻抗点，可能在 BER 测试中表现为误码。
四、整体总结
设计验证阶段（Pre-Silicon）：以 建模 + SI 仿真 为主，确保接口符合标准。
Bringup 阶段（Post-Silicon）：以 实测验证 为主，确保仿真和实物一致，验证接口在真实环境下稳定性。
SI-PI 联合仿真：更真实地反映电源噪声对信号质量的影响，是高性能 SoC（如 DDR5/PCIe Gen5/SerDes 56G）的必做环节。