一、Counter模块介绍
该块在以下Xilinx Blockset库中列出：Basic Elements, Control Logic, Math, and Index。
Xilinx Counter块实现了自由运行或计数限制类型的up、down或up/ down计数器。计数器输出可以指定为有符号或无符号定点数。
自由运行计数器是FPGA硬件中最便宜的。自由运行的向上、向下或向上/向下计数器也可以配置为通过在块的参数中选择Provide Load Pin选项，在输入din端口上加载具有值的计数器输出。
自由运行计数器的输出计算如下：
这里N表示计数器中的位数。自由运行的计数器计算用减法代替加法。
对于自由运行的上/下计数器，当输入上端口为1时，计数器执行加法，当输入上端口为0时，计数器执行减法。
计数限制计数器是通过将自由运行的计数器与比较器结合来实现的。计数限制计数器被限制为只有64位的输出精度。计数器的计数有限类型可以配置为在初始值和结束值之间步进，前提是步进值均匀地划分初始值和结束值之间的差异。
计数限制计数器的输出计算如下：
计数限制计数器计算用减法代替加法。对于计数限制的上/下计数器，当输入上端口为1时，计数器执行加法，当输入上端口为0时，计数器执行减法。
具有负载能力的自由运行计数器的输出计算如下：
这里N表示计数器中的位数。向下计数器计算用减法代替加法。
二、Block Parameters（模块参数）
可以通过双击Simulink模型中的图标来调用块参数对话框。
Basic选项卡参数
“Basic”页签的具体参数如下：
- Counter type：指定计数器为计数限制计数器或自由运行计数器。
- Count to value：指定计数结束值，即计数限制计数器复位的数字。值Inf表示在指定精度下可表示的最大输出。这不能与初始值相同。
- Count direction：指定计数方向（up或down）或提供可选输入端口up（当选择up/down时）用于指定计数器方向。
- Initial value：指定计数器输出的初始值。
- Step：指定自增或自减值。
- Output type：指定块输出为Signed或Unsigned。
- Number of bits：指定块输出的位数。
- Binary point：指定二进制点在块输出中的位置。二进制点是定点数被缩放的方法。二进制点参数表示输出端口的二进制点右侧的位数（例如，分数的大小）。二进制点的位置必须在0和指定的位数之间。
- Provide load Port：当被选中时，该块作为一个自由运行的负载计数器运行，具有显式的负载和din端口。负载能力仅适用于自由运行的计数器。
- Explicit Sample Period：如果选择“指定显式采样周期”，可以设置所有块输出所需的采样周期。在设计中实现反馈循环等功能时，这非常有用。在反馈回路中，System Generator不可能确定默认采样率，因为回路使输入采样率依赖于尚未确定的输出采样率。在这种情况下，System Generator要求您提供提示，以便在整个循环中建立示例周期。
Implementation选项卡参数
“Implementation”页签的具体参数如下：
- Use behavioral HDL (otherwise use core)：块是使用behavioral HDL实现的。这为下游逻辑合成工具提供了最大的自由度来优化性能或面积。
- Implement using：核心逻辑可以在Fabric中实现，如果目标设备中有可用的DSP48，也可以在DSP48中实现。默认是Fabric。当选中此复选框时，将使用m代码模拟生成的行为HDL而不是来自核心的结构HDL。m代码仿真创建C仿真，C仿真创建行为HDL。当选择这个选项时，就是这个行为HDL被用于进一步的综合成。如果不选择此选项，则从核心和HDL模板生成结构化HDL（对应于模型中的每个块）用于综合。内核在设计中为每个块生成一次，并缓存以备将来的网列。此功能确保了最快的网表生成，同时保证了核心可用于下游综合和布线。
