数字ic后端设计从入门到精通5（含fusion compiler, tcl教学）def详解

📄 DEF 文件结构详解表

🧠 基础术语补充说明

✅ 总结一句话：

DEF 是一个描述芯片物理设计结构的标准格式，它包含了从芯片边界、标准单元、引脚、布线规则到特殊网络等完整信息，是后端流程中非常关键的中间数据文件。

📌 DEF 中的 BLOCKAGES 详解

🧩 使用场景分类总结

✅ 示例完整 BLOCKAGE 定义

BLOCKAGES 2 ;
- LAYER metal1
  + SLOTS
  + SPACING 0.2
  RECT ( 1000 1000 ) ( 2000 2000 ) ;

- PLACEMENT
  + PARTIAL 50.0
  RECT ( 3000 3000 ) ( 4000 4000 ) ;
END BLOCKAGES

上述例子中：

• 第一个 blockage 阻止在 metal1 层插入 slot 图形，并设定间距；
• 第二个 blockage 是一个布局 blockage，限制区域内最多只能放 50% 的标准单元。

📌 DEF 中的 COMPONENTS 详解

🧩 使用场景分类总结

✅ 示例完整 COMPONENT 定义

COMPONENTS 2 ;
- u_cpu cpu_top + PLACED ( 1000 1000 ) N + REGION CORE_REGION + PROPERTY IS_CRITICAL TRUE ;
- u_pll pll_module + FIXED ( 2000 2000 ) E + HALO 100 100 100 100 + ROUTEHALO 200 metal1 metal4 ;
END COMPONENTS

上述例子中：

• u_cpu 已经放置，位于 CORE_REGION 区域内，且是一个关键组件；
• u_pll 固定放置，周围有布局避让区和布线避让区，防止干扰 PLL 模块。

📌 DEF 中的 ROW 详解

🔍 示例完整 ROW 定义

ROW ROW_1 TS05_DST -12848889 -15864240 N DO 251939 BY 1 STEP 102 0 ;

✅ 各部分含义解析：

🧩 使用场景分类总结

✅ 其他典型 ROW 定义示例

示例 1：垂直方向的 ROW（纵向列）

ROW col_0 siteA 0 0 E DO 1 BY 100 STEP 0 200 ;

• 这是一个 垂直列（因为 DO 1 BY 100）
• 所有 SITE 按东方向（E）排列
• 用于创建竖直方向的标准单元列，常见于异构设计或特定模块边界。

示例 2：带属性的 ROW

ROW power_row_0 siteB 0 10000 N DO 200 BY 1 STEP 100 0 + PROPERTY IS_POWER TRUE;

• 定义了一个电源相关的标准单元行
• 属性 IS_POWER 可用于后端工具识别并做特殊处理

📝 小贴士

• SITE 是 LEF 中定义的最小放置单位，通常是标准单元的宽度。
• STEP 通常等于 SITE 的宽度或高度，但也可以根据设计需求调整。
• DO ... BY ... 中如果设置不当（如两个都大于1），可能导致非法 ROW 定义，工具会报错。
• 大多数先进工艺设计中，ROW 主要用于标准单元区域；宏模块通常不通过 ROW 来定义。

📌 DEF 中的 TRACKS 详解

🔍 示例完整 TRACKS 定义

TRACKS X 0 DO 20 STEP 10 MASK 1 SAMEMASK LAYER M1 ;

✅ 各部分含义解析：

🧩 使用场景分类总结

✅ 其他典型 TRACKS 定义示例

示例 1：定义多个金属层的轨道

TRACKS Y 0 DO 25 STEP 8 LAYER M2 M3 M4;

• 定义了在 Y 方向（水平线）上，从 y=0 开始，每隔 8 dbu 画一条线，总共 25 条轨道。
• 应用于 M2、M3、M4 三层。

示例 2：定义垂直轨道并应用于多个层

TRACKS X 500 DO 100 STEP 20 LAYER M1 M2;

• 从 x=500 开始，每隔 20 dbu 画一条垂直轨道，共 100 条
• 应用于 M1 和 M2 层

📝 小贴士

• TRACKS 是后端布局布线阶段非常关键的数据结构，直接影响自动布线器如何安排信号线走向。
• 轨道必须覆盖整个 DIEAREA，否则可能报错或出现无法布线区域。
• 轨道方向应与标准单元行（ROW）方向配合，以保证最优布线效率。
• 多重曝光工艺中，建议使用 MASK + SAMEMASK 明确指定轨道所属掩膜，避免违反 DP 规则。

📌 DEF 中的 SPECIALNETS 详解

🔍 示例完整 SPECIALNET 定义

SPECIALNETS 2 ;
- VDD + USE POWER + VOLTAGE 1.0 + SOURCE NETLIST
  ( u_cpu vdd )
  ( u_pll vdd )
  NEW metal1 50 ( 0 0 ) ( 1000 0 ) VIA via1 ( 500 0 ) ;

- CLK + USE CLOCK + PATTERN BALANCED + WEIGHT 10
  ( u_ff0 clk )
  ( u_ff1 clk )
  NEW metal3 10 ( 0 100 ) ( 800 100 ) ;
END SPECIALNETS

✅ 各部分含义解析：

🧩 使用场景分类总结

📝 小贴士

• SPECIALNETS 主要用于描述电源、地、时钟等需要特殊处理的网络。
• SPECIALWIRING 中的布线路径是静态指定的，通常不会被自动布线器修改。
• USE 字段非常重要，它决定了后续工具如何处理该网络（如是否做时钟树综合、是否做 IR drop 分析等）。
• 如果你正在做先进封装（Flip-Chip）、多电源域（Power Domain）或 Clock Tree Synthesis（CTS），SPECIALNETS 是必不可少的一部分。

Special Wiring Statement 详解

在集成电路设计中，Special Wiring Statement 是用于定义特殊布线规则和路径的重要部分。这些规则通常应用于电源网络、地网络、时钟网络等需要特别处理的信号线。下面是对 Special Wiring Statement 中各个语法元素的详细解释：

📝 关键字与语法说明

1. 固定布线类型

+ COVER

• 含义：表示这段布线是固定的，不能被自动布局工具或手动命令移动。
• 用途：适用于电源网络、地网络等需要固定位置的布线。
• 示例：

  + COVER metal1 50 ( 0 0 ) ( 1000 0 )
  

+ FIXED

• 含义：表示这段布线不能被自动布局工具移动，但可以被手动调整。
• 用途：用于某些希望保留手动布线结果的情况。
• 示例：

  + FIXED metal2 30 ( 200 200 ) ( 800 200 )
  

+ ROUTED

• 含义：表示这段布线是自动布线的，可以被后续优化移动。
• 用途：用于普通信号线的定义。
• 示例：

  + ROUTED metal3 20 ( 300 300 ) ( 700 300 )
  

2. 屏蔽网络

+ SHIELD shieldNetName

• 含义：表示这段布线是为名为 shieldNetName 的屏蔽网络服务的。
• 用途：用于屏蔽敏感信号线，防止串扰。
• 示例：

  + SHIELD vdd_shield
  

3. 布线形状

+ SHAPE shapeType

• 含义：指定布线形状类型。
• 可选值：
  • RING: 环形布线
  • PADRING: 垫环布线
  • BLOCKRING: 区块环布线
  • STRIPE: 条带布线
  • FOLLOWPIN: 跟随引脚布线
  • IOWIRE: I/O 线布线
  • COREWIRE: 核心区域布线
  • BLOCKWIRE: 区块布线
  • BLOCKAGEWIRE: 阻塞布线
  • FILLWIRE: 填充布线
  • FILLWIREOPC: 带有 OPC（光学邻近校正）的填充布线
  • DRCFILL: DRC（设计规则检查）填充布线
• 示例：

  + SHAPE RING
  

4. 光刻掩膜编号

+ MASK maskNum

• 含义：指定该段布线使用的光刻掩膜编号（用于多重曝光工艺）。
• 用途：maskNum 通常为 1~3。未指定则表示未上色。
• 示例：

  + MASK 2
  

5. 多边形布线区域

+ POLYGON layerName pt pt pt …

• 含义：在指定层 layerName 上绘制一个多边形布线区域。
• 要求：至少三个点，支持45度斜角。
• 示例：

  + POLYGON metal1 ( 0 0 ) ( 100 100 ) ( 200 0 )
  

6. 矩形布线区域

+ RECT layerName pt pt

• 含义：在指定层 layerName 上绘制一个矩形布线区域。
• 要求：两个对角坐标定义矩形，不可为零面积。
• 示例：

  + RECT metal2 ( 50 50 ) ( 150 150 )
  

7. 通孔插入

+ VIA viaName [orient] pt …

• 含义：在指定坐标插入通孔 viaName，并可指定方向 orient（如 N, S, E, W）。
• 用途：改变当前布线层到通孔连接的另一层。
• 示例：

  + VIA via1 N ( 100 100 )
  

🧩 使用场景分类总结

📝 示例完整 Special Wiring 定义

SPECIALNETS 1 ;
- VDD + USE POWER + VOLTAGE 1.0 + SOURCE NETLIST
  ( u_cpu vdd )
  ( u_pll vdd )
  + COVER metal1 50 ( 0 0 ) ( 1000 0 )
  + SHAPE RING
  + VIA via1 N ( 500 0 )
  NEW metal1 50 ( 0 0 ) ( 1000 0 ) VIA via1 ( 500 0 ) ;

END SPECIALNETS

✅ 各部分含义解析：

🧪 实践应用建议

• 电源/地网络：使用 COVER 或 FIXED 确保电源和地网络的稳定性，避免自动布局工具的干扰。
• 时钟网络：结合 SHAPE 和 STYLE 定义时钟树的布线样式，如环形 (RING) 或条带 (STRIPE)。
• 敏感信号线：利用 SHIELD 为敏感信号线提供屏蔽，减少串扰影响。
• 复杂几何布线：使用 POLYGON 和 RECT 绘制复杂形状的布线区域，满足特殊设计需求。

📌 DEF 中的 NETS 详解

🔍 示例完整 NET 定义

NETS 2 ;
- CLK + USE CLOCK + PATTERN BALANCED + WEIGHT 10
  ( u_ff0 clk )
  ( u_ff1 clk )
  + NONDEFAULTRULE clock_ndr
  + ESTCAP 0.08 ;

- DATA_BUS + USE SIGNAL + XTALK medium
  ( u_cpu data[0] )
  ( u_ram data_in )
  + SUBNET data_subnet
    ( u_mux0 out )
    ( u_reg0 in )
    + ROUTED M2 ( 0 0 ) ( 500 0 ) ;
END NETS

✅ 各部分含义解析：

🧩 使用场景分类总结

📝 小贴士

• NETS 主要用于描述普通信号网络的连接关系和布线约束。
• USE 字段非常重要，它决定了后续工具如何处理该网络（如是否做时钟树综合、是否做 IR drop 分析等）。
• 如果你正在做先进封装（Flip-Chip）、多电源域（Power Domain）或 Clock Tree Synthesis（CTS），NETS 是必不可少的一部分。

📌 DEF 中的 PINS 详解

🔍 示例完整 PIN 定义

PINS 3 ;
- CLK + NET clk_in + DIRECTION INPUT + USE CLOCK + PLACED ( 100 200 ) E
- VDD + NET vdd + DIRECTION INOUT + USE POWER + SPECIAL + COVER ( 0 0 ) N
  + LAYER M1 ( -50 -50 ) ( 50 50 )
- GND + NET gnd + DIRECTION INOUT + USE GROUND + SPECIAL + COVER ( 0 0 ) S
  + LAYER M1 ( -50 -50 ) ( 50 50 )
END PINS

✅ 各部分含义解析：

🧩 使用场景分类总结

📝 小贴士

• PINS 是芯片级或模块级接口定义的关键部分，直接影响顶层布线、封装设计和测试流程。
• USE 字段非常重要，它决定了后续工具如何处理该引脚（如是否做时钟树综合、是否做 IR drop 分析等）。
• 如果你正在做先进封装（Flip-Chip）、多电源域（Power Domain）或 Clock Tree Synthesis（CTS），PINS 是必不可少的一部分。

📌 DEF 中的 SCANCHAINS 详解

🔍 示例完整 SCANCHAIN 定义

SCANCHAINS 2 ;
- scan_chain_cpu
  + COMMONSCANPINS (IN SI) (OUT SO)
  + START PIN SI
  + STOP PIN SO
  + ORDERED {
    cpu_reg0 (IN SD) (OUT Q),
    cpu_reg1 (IN Q) (OUT Q),
    cpu_reg2 (IN Q) (OUT Q)
  }
  + FLOATING {
    cpu_mux0 (IN A) (OUT Z),
    cpu_latch0 (IN D) (OUT Q)
  }

- scan_chain_dma
  + PARTITION clock_dma
  + MAXBITS 512
  + START dma_reg0 Q
  + STOP dma_reg_end SD
  + ORDERED {
    dma_reg0 (IN SD) (OUT Q),
    dma_reg1 (IN Q) (OUT Q)
  }
END SCANCHAINS

✅ 各部分含义解析：

🧩 使用场景分类总结

📝 小贴士

• SCANCHAINS 是 DFT（Design for Testability） 流程中的核心内容之一。
• 合理划分扫描链结构，有助于：
  • 缩短测试时间
  • 减少测试向量复杂度
  • 提高故障覆盖率
  • 降低功耗
• 如果你正在做 Scan Insertion、ATPG（自动测试模式生成） 或 Scan Reordering，SCANCHAINS 的定义至关重要。
• 在先进工艺节点中，扫描链的长度、分区、电源域匹配等都需要严格控制。