1.同步复位的基本原理是，复位信号仅在时钟的有效边沿影响或重置触发器的状态。
复位的主要目标之一是使 ASIC 在仿真时进入已知状态。
由于复位树的扇出较大，复位信号相对于时钟周期可能成为 “晚到信号”。即使复位信号会通过复位缓冲树进行缓冲，但在复位信号到达本地逻辑后，限制其必须经过的逻辑数量仍是明智之举。
module ctr8sr (
output reg [7:0] q,
output reg co,
input [7:0] d,
input ld, clk, rst_n);
always @(posedge clk)
if (!rst_n) {co,q} <= 9'b0; // sync reset
else if (ld) {co,q} <= d; // sync load
else {co,q} <= q + 1'b1; // sync increment
endmodule
同步复位代码：
module sync_resetFFstyle (
output reg q,
input d, clk, rst_n);
always @(posedge clk)
if (!rst_n) q <= 1'b0;
else q <= d;
endmodule
同步复位存在的一个问题是，综合工具难以轻易区分复位信号与其他数据信号。
同步复位优点：
1.同步复位逻辑在综合时生成的触发器通常更小，特别是当复位信号与生成 d 输入的逻辑共同作用时。但在这种情况下，组合逻辑的门数会增加，因此总体门数节省可能并不显著。
2.
同步复位通常可确保电路 100% 同步。同步复位确保复位仅在时钟有效边沿发生。时钟可过滤小的复位毛刺；然而，如果这些毛刺发生在时钟有效边沿附近，触发器可能进入亚稳态。这与其他数据输入没有区别，任何违反建立时间要求的信号都可能导致亚稳态。
在某些设计中，复位信号必须由一组内部条件生成。对于这类设计，建议使用同步复位，因为它可以过滤时钟之间逻辑方程产生的毛刺。
3.通过使用同步复位并在复位过程中使用预定数量的时钟，复位缓冲树中可以使用触发器，有助于使缓冲树的时序保持在一个时钟周期内。
同步复位缺点：
1.同步复位可能需要脉冲展宽器来保证复位脉冲宽度足够宽，以确保在时钟有效边沿期间存在复位信号；
2.从本质上讲，同步复位需要时钟才能复位电路。这对某些设计风格可能不是缺点，但对另一些设计风格可能会很麻烦。例如，如果为了节省功耗而使用门控时钟，则在断言复位的同时时钟可能被禁用。在这种情况下，只有异步复位才能工作，因为复位信号可能在时钟恢复之前被撤销。
异步复位：
异步复位最大的问题是复位释放，也称为复位撤销。
敏感列表中只能包含时钟和复位信号。如果包含其他信号（合法的 Verilog，但非法的 Verilog RTL 综合编码风格），则触发器的仿真模型将不正确，并且 Synopsys 在读取用于综合的模型时会报告错误。
异步复位代码：
module async_resetFFstyle (
output reg q,
input d, clk, rst_n);
always @(posedge clk or negedge rst_n)
if (!rst_n) q <= 1'b0;
else q <= d;
endmodule
异步复位的综合方法
综合异步复位的方法取决于设计者对复位缓冲树的处理方式。如果复位信号直接由外部引脚驱动，通常对复位引脚执行set_drive 0命令，并对复位网络执行set_dont_touch_network命令，可防止综合工具修改该网络。
有时可能还需要对复位网络执行set_resistance 0命令。另外，也可以创建一个电阻值为 0 的自定义线载模型，并使用以下命令将其应用于复位输入端口：
set_wire_load -port_list reset
异步复位优点：
1.使用异步复位的最大优点在于，只要供应商库中提供了支持异步复位的触发器，数据路径就能够保证不受复位逻辑的影响。对于那些对数据路径时序要求极高的设计而言，因处理同步复位而插入的逻辑所带来的额外门延迟和网络延迟是难以接受的。通过使用异步复位，设计人员可以确保复位逻辑不会被添加到数据路径中。
2.无论时钟是否存在，电路都能被复位。
异步复位缺点：
1.如果异步复位不是直接由 I/O 引脚驱动，那么在进行 DFT 扫描和测试时，必须禁用来自复位驱动器的复位网络。
2.对于使用异步复位的设计，静态时序分析非常困难。无论是同步复位还是异步复位，都必须对复位树进行时序分析，以确保复位释放能够在一个时钟周期内完成。复位树的时序分析必须在布局后进行，以确保满足这一时序要求。
3.异步复位最大的问题在于其 “异步性”，无论是在复位信号有效还是无效时都存在这个问题。复位信号有效时通常不会有问题，问题主要出在复位信号无效时。如果异步复位在触发器的时钟有效边沿或其附近释放，触发器的输出可能会进入亚稳态，从而导致 ASIC 的复位状态丢失。
4.异步复位还可能存在另一个问题，具体取决于其来源，即由于电路板或系统复位上的噪声或毛刺而导致的虚假复位。
然而，同步复位也存在类似但不同的问题：如果这些虚假复位脉冲在时钟边沿附近发生，触发器仍然可能进入亚稳态（任何违反建立时间要求的数据输入都会出现这种情况）
5.异步复位信号的释放与时钟信号是异步的。这种情况存在两个潜在问题：（1）违反复位恢复时间要求；（2）不同的时序元件在不同的时钟周期释放复位信号。
异步复位需要注意：
必须特别注意复位信号的释放过程，以防止芯片在复位释放时进入亚稳态的未知状态。
当使用同步复位时，复位信号的上升沿和下降沿都必须远离时钟的有效边沿。
异步复位信号的释放与时钟信号是异步的。这种情况存在两个潜在问题：（1）违反复位恢复时间要求；（2）不同的时序元件在不同的时钟周期释放复位信号。
恢复时间也可以看作是一种建立时间（tsu），其形式为 “PRE 或 CLR 信号在 CLK 上升沿之前的无效建立时间”[1]。
如果不满足恢复时间要求，可能会导致寄存器数据输出的信号完整性问题或亚稳态问题。
采用复位同步器解决：
复位同步器的第一个触发器确实存在潜在的亚稳态问题，因为其输入固定为高电平，输出被异步复位为 0，并且复位信号可能在触发器规定的复位恢复时间内释放（复位信号可能在太接近同一触发器时钟输入上升沿时变为高电平）。这就是需要第二个触发器的原因。
复位同步器的第二个触发器不会受到恢复时间亚稳态的影响，因为当复位信号释放时，该触发器的输入和输出均为低电平。由于触发器的输入和输出之间没有逻辑差异，因此输出不可能在两个不同的逻辑值之间振荡。
module async_resetFFstyle2 (
output reg rst_n,
input clk, asyncrst_n);
reg rff1;
always @(posedge clk or negedge asyncrst_n)
if (!asyncrst_n) {rst_n,rff1} <= 2'b0;
else {rst_n,rff1} <= {rff1,1'b1};
endmodule
always @ (posedge clk or negedge rst_n)
if (!rst_n) q <= 0;
else q <= d;