概述
LVS不是一个简单地将版图与电路原理图进行比较的过程，它需要分两步完成。第一步“抽取”，第二步“比较”。首先根据LVS提取规则，EDA 工具从版图中抽取出版图所确定的网表文件；然后将抽取出的网表文件与电路网表文件进行比较。需要说明的是：抽取的网表为品体管级的SPICE网表，而电路网表为门级的Verilog网表，该门级网表需要结合SPICE模型/CDL模型转化为SPICE网表，才能与抽取的网表进行逻辑等效性比对。
spice网表之间的对比
LVS比较的是两个网表文件，一个是从版图中抽取，它表现为晶体管级的spice网表，暂且称之为网表1；另一个是设计阶段的门级网表，该门级网表无法与网表1直接对比，还需结合spice model或CDL model转化为spice网表，暂且称之为网表2。这样才能比较两个网表的逻辑等价性。
详细概述这两个网表以及转换过程
网表1（从版图抽取的SPICE网表）：
- 来源：这个网表是通过EDA工具从版图中抽取得到的。它详细描述了版图中的所有物理器件（如晶体管）以及这些器件之间的物理连接方式。
- 特点：它呈现为晶体管级的SPICE网表，包含具体的器件参数（如晶体管的宽度、长度等），以及器件之间的连接信息，完全基于版图中的物理实现。
网表2（经过转换的设计阶段门级网表）：
- 来源：设计阶段使用的门级网表，通常使用较高层次的硬件描述语言（如Verilog）编写，描述电路的逻辑功能和结构，而不涉及具体的物理实现细节。
- 转换过程：为了使门级网表能与从版图抽取的网表进行比较，需要通过结合SPICE模型或CDL模型将其转换成SPICE格式的网表。这个转换过程包括将逻辑门转换成它们对应的晶体管级表示，以及将抽象的逻辑操作映射到具体的电子器件和连接上。
比较过程：
- 在两个网表都准备就绪后，LVS工具将执行比较操作，核对网表1和网表2的逻辑等效性。这包括验证器件的类型、数量、连接方式等是否一致，以确保版图实际上实现了设计阶段定义的逻辑功能。
- 逻辑等效性的验证不仅仅是检查两个网表的直接对应关系，还包括复杂的电路等效性检验，确保即使在不同层次的描述（晶体管级与门级）之间，电路的功能和行为也是匹配的。
这个过程对于确保集成电路的设计与实现之间的一致性至关重要，有助于发现和修正设计或布局过程中可能出现的任何误差或不一致性。
网表生成过程
网表1和网表2分别来源于集成电路设计流程的不同阶段，每个阶段针对的目标和所用技术有所区别。下面详细解释这两个网表的来源以及与它们相关的设计步骤：
网表1的来源：
网表1是从完成了布局与布线（Place & Route, P&R）的版图中抽取的。这个版图是在如下几个主要步骤之后得到的：
逻辑综合：设计的高层次描述（如Verilog代码）被转换成门级网表，这个过程称为逻辑综合。逻辑综合生成的门级网表包含了逻辑门和触发器等组件，描述了电路的逻辑功能。
布局与布线（P&R）：门级网表经过布局与布线处理，确定每个逻辑门在芯片上的物理位置（布局）以及这些门之间连接的路径（布线）。P&R阶段的结果是一个详细的版图，展示了芯片上所有组件的确切位置和相互连接。
静态时序分析（STA）：在P&R之后，通常会进行STA来验证电路的时序要求是否得到满足，确保信号在规定的时间内稳定传递。尽管STA是验证设计性能的重要步骤，但它本身并不改变版图，因此可以认为网表1是在P&R完成后、STA分析前后的某个时点抽取的。
网表2的来源：
网表2基于逻辑综合阶段生成的门级网表，后者描述了电路的逻辑结构和功能。然而，为了进行LVS比较，这个门级网表需要转换为SPICE格式的网表，这个转换过程涉及到以下内容：
- 逻辑综合：这是网表2的起点，逻辑综合后得到的门级网表描述了电路的逻辑功能。
- SPICE模型引入：为了将门级网表转换为SPICE网表，需要将逻辑门和其他组件映射到具体的晶体管实现。这一步需要使用到SPICE模型，SPICE模型提供了电子组件（如NMOS、PMOS晶体管）的电气特性，如阈值电压、电流-电压（I-V）关系等。这些模型通常由芯片制造商提供，因为它们反映了制造工艺的具体特性。
总之，网表1是在布局与布线（P&R）完成后、静态时序分析（STA）之前或之后从版图中抽取的。而网表2是基于逻辑综合得到的门级网表，通过引入SPICE模型转换而来。SPICE模型通常是从芯片制造商那里获取，以确保模型精确反映了所使用的制造工艺。