FPGA基础 -- Verilog表达式之操作数

🌟一、什么是操作数（Operand）？

在 Verilog 中，操作数就是参与运算的“对象”。它们可以是：

• 常量（4'b1010、8'd255）
• 变量（wire、reg、logic 等信号）
• 表达式（可以嵌套）
• 位选/部分选取（如 a[3] 或 b[7:0]）
• 连接的信号（如 {a, b}）
• 函数调用返回值

在表达式中，操作数通过运算符进行连接和运算。

🎯二、操作数的类型与位宽

Verilog 是硬件描述语言，操作数不仅有值，还必须关注位宽与类型（有符号/无符号），这决定了综合后产生什么样的逻辑电路。

1. 常量操作数

4'b1010   // 4位宽，二进制，值为 10
8'd255    // 8位宽，十进制，值为 255
16'hABCD  // 16位宽，十六进制

2. 信号操作数

wire [7:0] data;
reg signed [15:0] a, b;
assign result = a + b;  // a 和 b 就是操作数

3. 局部位选择（bit-select / part-select）

data[0]       // 单个bit选取，常用于状态控制
data[7:0]     // 部分选择，截取低8位

4. 连接（Concatenation）操作数

{a, b}        // 拼接信号，比如 4'b1010 和 4'b0101 -> 8'b10100101
{8'hFF, 8'h00} // 用于构造宽位常量或特定编码结构

📌三、操作数的使用场景与技巧

✅ 用在算术运算中

assign sum = a + b;

• 操作数必须位宽对齐或使用 signed 明确符号性质
• 不同位宽运算，Verilog 会进行自动扩展（zero/sign extension）

✅ 用在逻辑运算中

assign out = (a > 8'd100) && enable;

• 逻辑比较中操作数不需要相同位宽，但可能影响最终逻辑（隐式扩展）

✅ 用在条件判断

assign out = sel ? data1 : data2;

• 这里 sel 是条件操作数，data1 与 data2 是结果操作数

✅ 作为 case/select 的判断条件

case (opcode)
  4'b0001: out = 8'hFF;
  4'b0010: out = 8'h00;
endcase

🔍四、操作数在综合中的物理意义

Verilog 操作数并非单纯的“值”，它们是电路的输入输出线、寄存器、组合逻辑路径的组成单元。举个例子：

assign y = a & b;

这一行在 RTL 电路中意味着：a 和 b 是两根线，它们经过一个 与门（AND gate） 后连到 y。

📚五、举例：从菜谱类比 Verilog 表达式操作数

• 想象你要做一道菜：

  • a 是鸡蛋，b 是面粉。
  • 表达式是“鸡蛋 + 面粉 = 面糊”，这个等式中 a 和 b 就是操作数。

• 在电路中，a 是一个输入引脚，b 是另一个信号，+ 表示加法器硬件，y 是输出。

🧠六、总结与工程建议