【FPGA学习】分秒计数器（暂停、按键消抖）-EW帮帮网

硬件平台介绍
DE2-115 开发板是 Altera（现 Intel）推出的一款高性能 FPGA 开发平台，其核心为 Cyclone IV EP4CE115F29C7N FPGA 芯片，板载资源丰富，包括：
10 个独立按键（KEY0-KEY9）
8 个七段数码管（HEX0-HEX7）
50MHz 系统时钟

按键消抖原理与实现

在设计计数器之前，我们需要先解决按键消抖问题。机械按键在按下和释放时会产生电信号抖动，持续时间通常为 5-20ms，如果不处理会导致一次按键被误识别为多次输入。

消抖方法

常用的按键消抖方法有：

硬件消抖：通过 RC 滤波电路或专用消抖芯片实现
软件消抖：通过 FPGA 内部逻辑延时判断实现

本项目采用软件消抖方案，其原理是：当检测到按键状态变化时，启动一个计数器，当计数器计满规定时间（如 20ms）后再次检测按键状态，如果状态与初始检测一致，则认为是有效按键。

三、核心代码解释

3.1.在vscode中按照以下框架创建文件夹并书写代码：

3.2.顶层设计：

顶层模块（top）
├── 按键消抖模块（key_debounce）
├── 边沿检测模块（edge_detect）
├── 时钟分频模块（clk_divider）
├── 分秒计数器（min_sec_counter）
└── 七段译码器（seg7_decoder）

3.3.模块交互：

CLK(50MHz) → 分频 → 1Hz时钟 → 计时模块
KEY → 消抖模块 → 暂停控制 → 计时模块
计时输出 → 数码管显示模块 → 物理数码管

3.4.各模块代码：

顶层模块top：

module top(
    input CLOCK_50,         // 50MHz时钟（PIN_Y2）
    input KEY0,             // 复位
    input KEY1,             // 暂停
    output [0:6] HEX7, HEX6,// 分十位、分个位
    output [0:6] HEX5, HEX4 // 秒十位、秒个位
);

wire clk_1hz;               // 1Hz时钟信号
wire key_stable;            // 消抖后按键信号
wire pause_trigger;         // 边沿检测信号
reg pause_state = 1'b0;     // 暂停状态寄存器

wire [3:0] min_tens, min_ones;
wire [3:0] sec_tens, sec_ones;

// 按键消抖模块（20ms消抖）
key_debounce #(.DEBOUNCE_MS(20)) debounce_inst(
    .clk(CLOCK_50),
    .button_in(~KEY1),
    .button_out(key_stable)
);

// 边沿检测模块
edge_detect edge_inst(
    .clk(CLOCK_50),
    .signal_in(key_stable),
    .edge_out(pause_trigger)
);

// 时钟分频模块
clk_divider clk_div_inst(
    .clk(CLOCK_50),
    .reset(~KEY0),
    .pause(pause_state),
    .clk_out(clk_1hz)
);

// 分秒计数器
min_sec_counter counter(
    .clk(clk_1hz),
    .reset(~KEY0),
    .min_tens(min_tens),
    .min_ones(min_ones),
    .sec_tens(sec_tens),
    .sec_ones(sec_ones)
);

// 显示译码模块
seg7_decoder hex7(.bcd(min_tens), .seg(HEX7));
seg7_decoder hex6(.bcd(min_ones), .seg(HEX6));
seg7_decoder hex5(.bcd(sec_tens), .seg(HEX5));
seg7_decoder hex4(.bcd(sec_ones), .seg(HEX4));

// 暂停状态机
always @(posedge CLOCK_50 or posedge ~KEY0) begin
    if (~KEY0) pause_state <= 1'b0;
    else if (pause_trigger) pause_state <= ~pause_state;
end

endmodule

时钟分频模块clk_divider

上次实验提到过：DE2-115开发板配备了一个固定的时钟源。该开发板内置了一个50MHz的晶振，因此对于50MHz的时钟频率，时钟周期为20ns。

module clk_divider(
    input clk,
    input reset,
    input pause,
    output reg clk_out
);
    parameter DIV_FACTOR = 26'd49_999_999; // 50MHz→1Hz
    reg [25:0] cnt;
    
    always @(posedge clk or posedge reset) begin
        if (reset) begin
            cnt <= 0;
            clk_out <= 0;
        end else if (!pause) begin
            cnt <= (cnt == DIV_FACTOR) ? 0 : cnt + 1;
            if (cnt == DIV_FACTOR) clk_out <= ~clk_out;
        end
    end
endmodule

按键模块 key_debounce

我选择KEY0做为复位按钮,KEY1作为控制分秒计数器的暂停按钮

module key_debounce #(
    parameter DEBOUNCE_MS = 20  // 可配置消抖时间
)(
    input clk,
    input button_in,
    output reg button_out
);
    localparam MAX_COUNT = 50_000_000 * DEBOUNCE_MS / 1000;
    reg [23:0] cnt;
    
    always @(posedge clk) begin
        if (button_in != button_out) begin
            cnt <= (cnt == MAX_COUNT-1) ? 0 : cnt + 1;
            if (cnt == MAX_COUNT-1) button_out <= button_in;
        end else begin
            cnt <= 0;
        end
    end
endmodule

边沿检测模块edge_detect

module edge_detect(
    input clk,
    input signal_in,
    output reg edge_out
);
    reg signal_delay;
    always @(posedge clk) begin
        signal_delay <= signal_in;
        edge_out <= signal_in & ~signal_delay; // 上升沿检测
    end
endmodule

计数器模块min_sec_counter

module min_sec_counter(
    input clk,
    input reset,
    output reg [3:0] min_tens,
    output reg [3:0] min_ones,
    output reg [3:0] sec_tens,
    output reg [3:0] sec_ones
);
    // 秒计数器
    always @(posedge clk or posedge reset) begin
        if (reset) begin
            sec_ones <= 4'd0;
            sec_tens <= 4'd0;
        end else begin
            if (sec_ones == 4'd9) begin
                sec_ones <= 4'd0;
                sec_tens <= (sec_tens == 4'd5) ? 4'd0 : sec_tens + 1;
            end else begin
                sec_ones <= sec_ones + 1;
            end
        end
    end
    
    // 分钟计数器
    always @(posedge clk or posedge reset) begin
        if (reset) begin
            min_ones <= 4'd0;
            min_tens <= 4'd0;
        end else if (sec_tens == 4'd5 && sec_ones == 4'd9) begin
            if (min_ones == 4'd9) begin
                min_ones <= 4'd0;
                min_tens <= (min_tens == 4'd5) ? 4'd0 : min_tens + 1;
            end else begin
                min_ones <= min_ones + 1;
            end
        end
    end
endmodule

数码管模块seg7_decoder
之前提及到过，可以利用38译码器点亮7段数码管（其实只需要7段译码器即可），但是我们的输入情况有9种，所以七段译码器需要将4位BCD码转换为对应的段码；也说过数码管的点亮逻辑：FPGA输出低电压的时候，对应的字码段点亮，反之则熄灭

进行分秒展示，一共要用到4个数码管，为了更直观展示我选择：HEX7,HEX6作为分钟位，HEX5，HEX4做为秒位

module seg7_decoder(
    input [3:0] bcd,
    output reg [6:0] seg
);
    always @(*) begin
        case(bcd)
            4'd0 : seg = 7'b0000_001; // 0
            4'd1 : seg = 7'b1001_111; // 1
            4'd2 : seg = 7'b0010_010; // 2
            4'd3 : seg = 7'b0000_110; // 3
            4'd4 : seg = 7'b1001_100; // 4
            4'd5 : seg = 7'b0100_100; // 5
            4'd6 : seg = 7'b0100_000; // 6
            4'd7 : seg = 7'b0001_111; // 7
            4'd8 : seg = 7'b0000_000; // 8
            4'd9 : seg = 7'b0001_000; // 9
        default: seg = 7'b1111_111; // 灭
        endcase
    end
endmodule