关于2022芯原芯片设计 笔试题分析和讨论_by_小秦同学的博客-CSDN博客_芯片设计笔试题文章中提及的“Which of the following statements are TRUE about Synthesis?”，参照Synthesis Methodology & Netlist Qualification
Synthesis Inputs and Outputs
Input
- Timing library (.lib or .db)
- Physical Library (lef, Milkyway)
- SDC
- RTL
- DEF (For Physical aware Synthesis)
- TLU+(Synopsys), Qrc(cadence) file
- UPF
Output
- Netlist
- UPF
- SDC
- DEF
- Reports
Goal of Synthesis
- Logic optimization with good QoR
- Scan insertion (DFT)
- Netlist generation
- Logical equivalence check should be preserved between the RTL and netlist
credit: design-reuse.
值得一提的是，有说法称SDC仅为output，实际上synthesis之前就要准备constraints，也就是SDC（Synopsys design constraints）了。
关于流水线Latency的计算，不应当选用某个内部单元的latency来计算，虽然流水线就是为了遮掩latency，提升处理单元利用率进而提升吞吐率，但它的实际latency并不会变小。如果把某个module的最小延时就直接当成latency来用，显然是荒谬的，假如原先逻辑比较复杂，我多插入一级流水线，组合延时减小很多，难道最终latency能变小吗？流水线在遮掩latency以及解决sta上，实际上有点latency换sta的意味。最终还是要看多少个cycle给出结果来算latency。关于多功能单元流水线的延迟（latency）与启动间隔（Initiation interval）_Johnsonjjj的博客-CSDN博客
见如上文章。
顺便备份一些知识点，SerDes基础知识_soleil敬博的博客-CSDN博客_serdes
以及高速接口常用8b/10b编码（虽然还没看太懂）8B/10B Encode/Decode详解 - 那些城市那些人 - 博客园
查阅各种资料，可以发现SATA和PCIE一般被认为是（利用了）SERDES（技术的）接口，而USB3.0在有些地方被认为含有SERDES。尽管就从词义来讲，但凡是要发的数据需要串并/并串转换的，都能算SERDES，但就观察而言，一般使用自同步（源不发时钟信号）+差分信号对的串/并转换接口，才被认为是SERDES，因而SPI这样源同步+非差分信号的应该不算。
除此以外，阅读时序报告的能力也十分关键，其中最常考到的就是setup和hold的分析，拓展出去set_multicycle_path有助于增进理解，以下这两篇结合起来看更容易掌握。深入浅出讲透set_multicycle_path，从此彻底掌握它_IC拓荒者的博客-CSDN博客_multicycle path
sdc中set_multicycle_path的解释_进击的芯片的博客-CSDN博客_set_multicycle_path