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简介
数年以来，逐次逼近型ADC一直是数据采集系统的主要依靠。近期设计改良使这类ADC 的采样频率扩展至兆赫领域且分辨率为18位。ADI公司的PulSAR®系列SAR ADC采用内部 开关电容技术和自动校准，以CMOS工艺实现18位、2 MSPS性能(AD7641)，而无需进行昂 贵的薄膜激光调整。在16位级别，AD7625(6 MSPS)和AD7626(10 MSPS)还代表着突破性的 技术。 基本逐次逼近型ADC如图1所示。该器件根据命令执行转换。为了处理交流信号，SAR ADC必须具有输入采样保持(SHA)功能来实现在转换周期期间保持信号不变。
CONVERT START命令置位时，采样保持(SHA)电路置于保持模式，而内部DAC设为中间 电平。比较器确定SHA输出是大于还是小于DAC输出，并将结果(位1，转换的最高有效 位)存储在逐次逼近型寄存器(SAR)中。然后，DAC被设为¼量程或¾量程(取决于位1的 值)，而比较器则确定转换的位2。结果同样存储在寄存器中，而该过程继续进行，直到确 定所有位的值为止。当所有位均完成设置、测试并根据需要复位之后，SAR的内容即对应 于模拟输入的值，而转换到此完成。这些位“测试”构成串行输出版SAR型ADC的基础。注 意，首字母缩写词"SAR"实际上代表Successive Approximation Register(逐次逼近型寄存器)， 即控制转换过程的逻辑模块，但人们普遍将其视作该架构本身的缩写。
SAR ADC时序
典型SAR ADC的基本时序图如图2所示。转换结束通常是通过转换结束(EOC)、数据就绪 (DRDY)或繁忙信号(实际上，空闲信号表示转换结束)来表示。对于不同的SAR ADC，此 信号的极性和名称可能会有所不同，但基本概念是相同的。在转换间隔开始时，信号变为 高电平(或低电平)并保持该状态，直到转换完成为止，然后信号变为低电平(或高电平)。 下降沿通常表示有效的输出数据，但应当仔细查看数据手册；有些ADC中可能需要额外延 迟，输出数据才有效。
N位转换分N步进行。因此，16位转换器的转换时间是8位转换器的两倍，这看起来是非常 浅显的道理，但实际并不是这样。在8位转换器中，DAC必须建立至8位精度，然后才会做 出位判断，而在16位转换器中则必须建立至16位精度，而这需要更长时间。在实际操作 中，8位逐次逼近型ADC在数纳秒内即可完成转换，而16位逐次逼近型ADC则通常需要数 微妙。 虽然存在一些变化，但大多数ADC的基本时序是类似的且相对直观。转换过程通常由置位 CONVERT START信号来启动。CONVST信号是趋负脉冲，其趋正边沿实际上启动转换。 内部采样保持(SHA)放大器在此边沿置于保持模式，并使用SAR算法来确定各个位。 CONVST的趋负边沿导致EOC或BUSY线路变为高电平。转换完成时，BUSY线路变为低电 平，表示转换过程已完成。大多数情况下，BUSY线路的下降沿可用于表示输出数据有效 并可用来选通输出数据并存入外部寄存器。不过，由于术语和设计上存在诸多变化，因此 使用特定ADC时应当仔细查阅相关数据手册。SAR ADC的重要特性之一是转换时间结束 时，即可获得对应于采样时钟边沿的数据，而没有“流水线”延迟。这使得SAR ADC在“单 发”和多路复用应用中使用尤为简单。
SAR ADC历史展望
逐次逼近型(最初称为“反馈减损型”)ADC转换过程中使用的基本算法可以追溯到16世纪， 与某个数学谜团的解决相关，即通过最小序列的称量操作来确定未知重量(参考文献1)。 如上所述，该问题的目的是确定最少的称量次数，从而使用天平称量出1 lb到40 lb范围内 且为整数值的重量。1556年数学家Tartaglia提出的解决方案之一就是使用1 lb、2 lb、4 lb、 8 lb、16 lb和32 lb的称重序列。上述称重算法与现代逐次逼近型ADC中使用的算法完全相 同。(应注意，此种解决方案实际上可以测量最高63 lb的未知重量，而非问题中所述的40 lb。)该算法如图4所示，其中未知重量为45 lb。此处使用天平等比来演示该算法
总结
SAR ADC架构是一种完善、有效且易于理解的架构，非常适合现代细线CMOS工艺。该架 构没有“流水线”延迟，因此非常适合单发和多路复用数据采集应用。CMOS工艺允许添加 各种各样的数字功能，如自动通道时序控制和自动校准等。此外，许多SAR ADC拥有片上 温度传感器和基准电压源。虽然SAR ADC源自16世纪的数学谜团，但是其仍然是现代多通 道数据采集系统所青睐的转换器。