Verilog报错原因及解决方案

发布于:2023-07-04 ⋅ 阅读:(666) ⋅ 点赞:(0)

仿真注意点

1.interger赋值必须在always块之外

2.对变量赋值必须在always,initial之中。

序号 报错 解决方案
1 Port connections cannot be mixed ordered and named 使用实例的时候.()的.没有加
2 module instantiation should have an instance name 匿名调用组件,应该在实例后增加组件名,比如counter4b m0
3 Instantiating < XXX > from unknown module < XXX > moudle内代码的名字和文件名不一致,如果改了还是不行,可以将报错的组件remove再add回来
4 rocedural assignment to a non-register cnt is not permitted, left-hand side should be reg/integer/time/genvar always中使用非reg,或者是为输出赋值。
5 XXX is not a constant if中不能有assign,必须改用always
6 ERROR:HDLCompiler:661 Non-net port cannot be of mode input 输入不能是reg

网站公告

今日签到

点亮在社区的每一天
去签到