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FPGA实现Aurora 8B10B数据回环传输，基于GTP高速收发器，提供6套工程源码和技术支持
1、前言
Aurora 8B10B是啥？
Aurora 8B10B 是由Xilinx（现AMD）开发的轻量级链路层协议，用于FPGA间的高速点对点串行通信。它基于8B/10B编码方案，提供简化的数据封装和流控制机制，主要应用于需要低延迟、高可靠性传输的场景；
Aurora 8B10B核心作用如下：
1、高速数据传输：通过SerDes收发器实现Gbps级数据传输
2、简化通信协议：仅需基本流控制，无需复杂协议栈
3、可靠传输：内置CRC校验和错误检测机制
4、灵活扩展：支持通道绑定（多通道聚合）
Aurora 8B10B主要工程应用如下：
博主之前用Xilinx GTP收发器实现过Aurora 8B10B编解码，本博客用的则是Xilinx的标准集成Aurora 8B10B IP核，这两种方法都能实现Aurora 8B10B编解码，区别如下：
Xilinx GTP收发器 vs 标准集成Aurora 8B10B IP核对比如下：
1、用户数据接口不同；
GTP收发器实现过Aurora 8B10B用户数据接口为并行数据；
标准集成Aurora 8B10B IP核用户数据接口为AXI4-Stream流数据；
2、数据对齐不同
GTP收发器实现过Aurora 8B10B输出的数据没有对齐，需要用户自己写逻辑电路对齐；
标准集成Aurora 8B10B IP核输出的数据是经过内部处理后的对齐数据，用户无需自己写逻辑电路对齐；
3、设计难度不同
GTP收发器实现过Aurora 8B10B设计难度较大，需要对GTP高速收发器链路层和物理层有深刻理解，比如PCS和PMA；GTP预留的很多接口直接和底层协议挂钩，无论是配置难度还是使用难度都很大，对设计者技术要求较高；
标准集成Aurora 8B10B IP核则简单很多，无需理解高速收发器链路层和物理层，无论是配置难度还是使用难度都很小，对设计者技术要求较低；
工程概述
本设计使用Xilinx Artix7系列FPGA为平台，基于GTP高速收发器实现Aurora 8B10B数据回环传输，旨在为读者提供一套精简版的、基于Aurora 8B10B编解码的数据收发架构；
FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 8B10B IP核的用户发送接口，是基于Aurora 8B10B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送数据然后送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，然后数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，然后输出AXI4-Stream数据流；接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 8B10B开发需求的用户可谓精准适配；针对市场主流需求，本博客设计并提供6套工程源码，具体如下：
现对上述6套工程源码做如下解释，方便读者理解：
工程源码1
开发板FPGA型号为Xilinx–Artix7–xc7a35tfgg484-2；首先FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 8B10B IP核的用户发送接口，是基于Aurora 8B10B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送数据然后送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，然后数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，然后输出AXI4-Stream数据流；接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 8B10B开发需求的用户可谓精准适配；本设计只使用到1路GTP高速收发器资源，对应的只使用板载 的1路SFP光口做回环，Aurora 8B10B用户数据位宽为32 bit；
工程源码2
开发板FPGA型号为Xilinx–Artix7–xc7a35tfgg484-2；首先FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 8B10B IP核的用户发送接口，是基于Aurora 8B10B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送数据然后送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，然后数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，然后输出AXI4-Stream数据流；接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 8B10B开发需求的用户可谓精准适配；本设计只使用到2路GTP高速收发器资源，对应的只使用板载 的2路SFP光口做回环，Aurora 8B10B用户数据位宽为64 bit；
工程源码3
开发板FPGA型号为Xilinx–Artix7–xc7a100tfgg484-2；首先FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 8B10B IP核的用户发送接口，是基于Aurora 8B10B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送数据然后送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，然后数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，然后输出AXI4-Stream数据流；接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 8B10B开发需求的用户可谓精准适配；本设计只使用到1路GTP高速收发器资源，对应的只使用板载 的1路SFP光口做回环，Aurora 8B10B用户数据位宽为32 bit；
工程源码4
开发板FPGA型号为Xilinx–Artix7–xc7a100tfgg484-2；首先FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 8B10B IP核的用户发送接口，是基于Aurora 8B10B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送数据然后送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，然后数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，然后输出AXI4-Stream数据流；接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 8B10B开发需求的用户可谓精准适配；本设计只使用到2路GTP高速收发器资源，对应的只使用板载 的2路SFP光口做回环，Aurora 8B10B用户数据位宽为64 bit；
工程源码5
开发板FPGA型号为Xilinx–Artix7–xc7a200tfbg484-2；首先FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 8B10B IP核的用户发送接口，是基于Aurora 8B10B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送数据然后送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，然后数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，然后输出AXI4-Stream数据流；接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 8B10B开发需求的用户可谓精准适配；本设计只使用到1路GTP高速收发器资源，对应的只使用板载 的1路SFP光口做回环，Aurora 8B10B用户数据位宽为32 bit；
工程源码6
开发板FPGA型号为Xilinx–Artix7–xc7a200tfbg484-2；首先FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 8B10B IP核的用户发送接口，是基于Aurora 8B10B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送数据然后送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，然后数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，然后输出AXI4-Stream数据流；接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 8B10B开发需求的用户可谓精准适配；本设计只使用到2路GTP高速收发器资源，对应的只使用板载 的2路SFP光口做回环，Aurora 8B10B用户数据位宽为64 bit；
本博客详细描述了FPGA实现Aurora 8B10B数据回环传输的设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做学习提升，可应用于医疗、军工等行业的高速接口或图像处理领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；
免责声明
本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。
2、相关方案推荐
我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目
其实一直有朋友反馈，说我的博客文章太多了，乱花渐欲迷人，自己看得一头雾水，不方便快速定位找到自己想要的项目，所以本博文置顶，列出我目前已有的所有项目，并给出总目录，每个项目的文章链接，当然，本博文实时更新。。。以下是博客地址：
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我这里已有的 GT 高速接口解决方案
我的主页有FPGA GT 高速接口专栏，该专栏有 GTP 、 GTX 、 GTH 、 GTY 等GT 资源的视频传输例程和PCIE传输例程，其中 GTP基于A7系列FPGA开发板搭建，GTX基于K7或者ZYNQ系列FPGA开发板搭建，GTH基于KU或者V7系列FPGA开发板搭建，GTY基于KU+系列FPGA开发板搭建；以下是专栏地址：
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本设计的GTP高速收发器配置Aurora 8B10B方案
使用GTP高速收发器配置为Aurora 8B10B模式也可以实现和本设计类似的效果，只不过该方案设计难度更大，需要自己设计数据对齐电路，想挑战自我的读者，可以参考我之前发布的博客，链接如下：
点击直接前往
3、工程详细设计方案
工程设计原理框图
工程设计原理框图如下：
用户数据发送模块
用户数据发送模块在工程中位置如下：
FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 8B10B IP核的用户发送接口，是基于Aurora 8B10B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送模块顶层接口如下：
Aurora 8B10B数据回环传输架构
本设计基于GTP高速收发器实现Aurora 8B10B数据回环传输，总体代码架构如下：
Aurora 8B10B数据回环传输架构的核心是Aurora 8B10B IP核的例化和使用，所以本章节我们重点讲解这个IP；
Aurora 8B10B IP核简介
关于Aurora 8B10B IP核介绍最详细的肯定是Xilinx官方的《pg046_Aurora 8B/10B LogiCORE IP Product Guide》，我们以此来解读，《pg046》PDF文档我已放在了资料包里；我用到的开发板FPGA型号为Xilinx–Artix7系列FPGA；带有4路GTP资源，每通道的收发速度为500 Mb/s到6.6 Gb/s之间。本设计使用的Aurora 8B10B IP核基于GTP高速收发器实现物理层和数据链路层；
Aurora 8B10B 基本结构
根据《pg046_Aurora 8B/10B LogiCORE IP Product Guide》，Aurora 8B10B 基本结构如下：
由上图可知，Aurora 8B10B IP核由四个核心模块构成，协同实现链路初始化、数据编解码及流控制：
通道逻辑（Lane Logic）
功能：驱动每个GT收发器（GTP/GTX/GTH），初始化收发器硬件，处理8B/10B编解码、错误检测（如CRC校验）
关键操作：检测控制字符（如空闲符、时钟补偿符），确保数据对齐
全局逻辑（Global Logic）
功能：管理多通道绑定（Lane Bonding），验证通道同步状态，生成随机空闲字符维持链路活性，监控所有通道的错误（如hard_err硬件错误、soft_err位错误）
错误处理：检测到严重错误时自动复位并重新初始化通道
发送用户接口（TX User Interface）
接口类型：支持AXI4-Stream帧接口（带tlast/tkeep）或流接口（简化无帧控制）
功能：将应用层数据封装为Aurora帧（添加SCP/ECP控制符），插入时钟补偿序列（每10,000字节插入12字节开销）
接收用户接口（RX User Interface）
功能：解析输入数据流，剥离SCP/ECP控制符，恢复原始数据帧并通过AXI4-Stream输出；支持流量控制（如UFC/NFC）
特点：无弹性缓冲，依赖实时流控避免溢出
用户数据接口对比
Aurora 8B10B支持帧接口 (Framing) 流接口 (Streaming)，对比如下：
Aurora 8B10B 发送流程
Aurora 8B10B用户发送数据使用帧接口（AXI4-Stream），包括以下流程：
用户发起传输
应用层置位s_axi_tx_tvalid并输出数据至s_axi_tx_tdata，同时用s_axi_tx_tlast标识帧结束，s_axi_tx_tkeep标记末尾有效字节
IP核组帧
当s_axi_tx_tready与s_axi_tx_tvalid同时有效时，IP核采样数据
组帧规则：
帧首添加2字节SCP（Start Channel Protocol）
帧尾添加2字节ECP（End Channel Protocol）
若数据字节数为奇数，末尾补PAD字符
插入控制序列
在数据间隙插入空闲字符或时钟补偿序列（CC），优先级高于数据传输
发送过程中可通过拉低s_axi_tx_tvalid暂停传输（流控）
串行化输出
数据经GT收发器进行8B/10B编码，转为串行信号通过物理链路发送
使用总结
以上流程为Aurora 8B10B IP核内部实现，开发者只需了解即可，无需关心起具体实现细节，开发者只需把发送数据转换为AXI4-Stream数据流送入Aurora 8B10B用户发送接口即可；
Aurora 8B10B 接收流程
数据解析
GT收发器接收串行数据，进行字对齐和8B/10B解码
通道逻辑检测并剥离SCP、ECP、PAD及空闲字符，提取有效负载
帧恢复与输出
恢复的数据通过AXI4-Stream接口输出：
m_axi_rx_tvalid标识有效数据
m_axi_rx_tlast标识帧结束
m_axi_rx_tkeep标记帧末有效字节（仅当tlast有效时）
无流控信号：接收端无tready，需应用层实时消费数据
错误检测
实时监测编解码错误（置位soft_err）或帧结构错误（如连续SCP，置位frame_err）
使用总结
以上流程为Aurora 8B10B IP核内部实现，开发者只需了解即可，无需关心起具体实现细节，开发者只需把Aurora 8B10B IP核输出的AXI4-Stream数据流送入自己的接收模块即可进行具体分析和处理；
Aurora 8B10B 时钟架构
Aurora 8B10B IP核涉及多时钟域协同，关键时钟信号如下：
时钟交互要点：
跨时钟域同步：INIT_CLK用于复位逻辑（gt_reset需同步至该时钟域），避免亚稳态
用户时钟生成：USER_CLK由GT收发器的CDR（时钟数据恢复）电路产生，确保与输入数据同步
抖动要求：参考时钟（GT_REFCLK）需满足严格抖动限制（通常<1 ps RMS），否则高线速下链路失锁
Aurora 8B10B IP核调用和使用
Aurora 8B10B IP核配置调用在工程种位置如下：
Aurora 8B10B IP核调用和使用很简单，通过vivado的UI界面即可完成，如下：
然后配置如下：
具体配置要根据自己的项目需求而定，上图只是博主的配置，仅供参考；
用户数据接收模块
用户数据接收模块在工程中位置如下：
接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 8B10B开发需求的用户可谓精准适配；
用户数据接收模块顶层接口如下：
工程源码架构
提供6套工程源码，以工程源码1为例，综合后的工程源码架构如下：
工程仿真
工程代码中已提供了仿真，可在vivado中直接仿真，操作如下：
仿真结果如下：
4、vivado工程源码1详解–>Artix7–35T，1路SFP光口版本
开发板FPGA型号：Artix7–xc7a35tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
光编码类型：Aurora 8B10B；
回环光口类型：1路SFP光口；
高速收发器类型：GTP，线速率5Gbps；
Aurora 8B10B用户数据位宽：32 bit；
实现功能：FPGA实现Aurora 8B10B数据回环传输；
工程作用：此工程目的是让读者掌握FPGA实现Aurora 8B10B数据回环传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
5、vivado工程源码2详解–>Artix7–35T，2路SFP光口版本
开发板FPGA型号：Artix7–xc7a35tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
光编码类型：Aurora 8B10B；
回环光口类型：2路SFP光口；
高速收发器类型：GTP，线速率5Gbps；
Aurora 8B10B用户数据位宽：64 bit；
实现功能：FPGA实现Aurora 8B10B数据回环传输；
工程作用：此工程目的是让读者掌握FPGA实现Aurora 8B10B数据回环传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
6、vivado工程源码3详解–>Artix7–100T，1路SFP光口版本
开发板FPGA型号：Artix7–xc7a100tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
光编码类型：Aurora 8B10B；
回环光口类型：1路SFP光口；
高速收发器类型：GTP，线速率5Gbps；
Aurora 8B10B用户数据位宽：32 bit；
实现功能：FPGA实现Aurora 8B10B数据回环传输；
工程作用：此工程目的是让读者掌握FPGA实现Aurora 8B10B数据回环传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
7、vivado工程源码4详解–>Artix7–100T，2路SFP光口版本
开发板FPGA型号：Artix7–xc7a100tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
光编码类型：Aurora 8B10B；
回环光口类型：2路SFP光口；
高速收发器类型：GTP，线速率5Gbps；
Aurora 8B10B用户数据位宽：64 bit；
实现功能：FPGA实现Aurora 8B10B数据回环传输；
工程作用：此工程目的是让读者掌握FPGA实现Aurora 8B10B数据回环传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
8、vivado工程源码5详解–>Artix7–200T，1路SFP光口版本
开发板FPGA型号：Artix7–xc7a200tfbg484-2；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
光编码类型：Aurora 8B10B；
回环光口类型：1路SFP光口；
高速收发器类型：GTP，线速率5Gbps；
Aurora 8B10B用户数据位宽：32 bit；
实现功能：FPGA实现Aurora 8B10B数据回环传输；
工程作用：此工程目的是让读者掌握FPGA实现Aurora 8B10B数据回环传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
9、vivado工程源码6详解–>Artix7–200T，2路SFP光口版本
开发板FPGA型号：Artix7–xc7a200tfbg484-2；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
光编码类型：Aurora 8B10B；
回环光口类型：2路SFP光口；
高速收发器类型：GTP，线速率5Gbps；
Aurora 8B10B用户数据位宽：64 bit；
实现功能：FPGA实现Aurora 8B10B数据回环传输；
工程作用：此工程目的是让读者掌握FPGA实现Aurora 8B10B数据回环传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
10、工程移植说明
vivado版本不一致处理
1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件–>另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；
3：如果你的vivado版本高于本工程vivado版本，解决如下：
打开工程后会发现IP都被锁住了，如下：
此时需要升级IP，操作如下：
FPGA型号不一致处理
如果你的FPGA型号与我的不一致，则需要更改FPGA型号，操作如下：
更改FPGA型号后还需要升级IP，升级IP的方法前面已经讲述了；
其他注意事项
1：由于每个板子的DDR不一定完全一样，所以MIG IP需要根据你自己的原理图进行配置，甚至可以直接删掉我这里原工程的MIG并重新添加IP，重新配置；
2：根据你自己的原理图修改引脚约束，在xdc文件中修改即可；
3：纯FPGA移植到Zynq需要在工程中添加zynq软核；
11、上板调试验证
准备工作
需要准备的器材如下：
FPGA开发板，没有开发板可以找本博提供；
SFP光模块和光纤；
我的开发板了连接如下：
Aurora 8B10B光口数据回环效果演示
Aurora 8B10B光口数据回环效果演示如下：
12、工程代码的获取
代码太大，无法邮箱发送，以某度网盘链接方式发送，
资料获取方式：文章末尾的V名片。
网盘资料如下：
此外，有很多朋友给本博主提了很多意见和建议，希望能丰富服务内容和选项，因为不同朋友的需求不一样，所以本博主还提供以下服务：
